verilog

0зной

1ответ

Modelsim wave color vsim

Я пишу modelsim .do файл для запуска моего моделирования. Для более быстрой отладки мне нужно использовать разные цвета для сигналов. Мне нужно знать, какую команду я должен использовать в своем файле

tcl verilog simulation modelsim 2016-11-15

---

-1зной

1ответ

Проверьте результаты синтеза онлайн?

Есть ли какой-либо инструмент/приложение, доступное в Интернете, которое помогает мне проверить синтезированный вывод RTL? Примера: Я написал несколько RTL коды (в Verilog) и хочу проверить -> Если си

verilog synthesis vlsi 2016-11-15

---

-5зной

1ответ

verilog, я должен определить 31 "и" ворота, он показывает ошибку g [i]? Есть ли другой путь?

[он показывает ошибку ][1] enter image description here

verilog 2016-11-15

---

0зной

1ответ

Когда вычисляются параметры (системы) Verilog?

Say я определяю module Foo #(parameter a = 8, parameter b= $clog2(a)) ... , а затем создать экземпляр Foo #(.a(16)) bar (...) Когда по умолчанию параметр б рассчитывается? Исходя из фактического значе

parameters verilog system-verilog 2016-11-15

---

-2зной

1ответ

выход высок перед ожидаемым фронтом часов в детекторе последовательности в верилоговом коде

Sir, Я написал код верилога для детектора последовательности «1011». Но в симуляции выходной сигнал высок, когда он получает «101». то есть. это высокий один такт перед фактическим фронтом часов. Пожа

case verilog sequence test-bench 2016-11-16

---

0зной

1ответ

Правильно ли использовать операцию конкатенации в экземпляре verilog

Правильно ли это для использования операции конкатенации в экземпляре verilog? hall1 A2( .DIR(DIR2), .PWM(PWM2), .Hall({FH31B,FH21B,FH11B}), .Top_drive({GTOPC1B,GTOPB1B,GTOPA1B}

verilog 2016-11-17

---

1зной

1ответ

Каково максимальное количество LPM_DIV, которое я могу создать в проекте?

Я хочу знать, сколько LPM_DIV (разделителей Altera) можно создать в одном проекте, если моя плата FPGA - это 5CSEMA5F31C6N DE1-SOC. Я намерен выполнить проект, над которым я должен обрабатывать данные

verilog fpga divider altera 2016-11-17

---

0зной

2ответ

Объявление массива константы с Verilog

Сначала я хочу извиниться за свое невежество, этот вопрос может быть глупым для многих из вас .. но я новичок в области Hw dev Я пытаюсь превратить программное обеспечение функция в аппаратный ускорит

verilog hdl 2016-11-17

---