Что означает, если задача объявлена с помощью автоматического ключевого слова в Verilog? task automatic do_things;
input [31:0] number_of_things;
reg [31:0] tmp_thing;
begin
// .
Мне поручено проверить некоторый RTL-код на основе verilog. Теперь кодирование RTL testbench с использованием verilog кажется очень сложным (для меня). Поэтому я хотел бы попробовать одно из следующих
Я пытаюсь создать 4-разрядный вычитатель сумматора в verilog. Это только вторая вещь, которую я когда-либо писал в verilog, и я еще не знаю все правильного синтаксиса. Это модуль, у меня до сих пор: m
У меня есть модуль «наблюдателя», который в настоящее время использует глобальные иерархии внутри него. Мне нужно создать экземпляр второго экземпляра со второй глобальной иерархией. В настоящее время