vivado

1зной

1ответ

Процесс VHDL не синтезируется, как ожидалось

У меня есть немного тривиально выглядящего кода VHDL, который сводит меня с ума. У меня есть бит внешней логики, подключенный к сигналу, называемому «inint». Сигнал затем используется в процессе, кото

vhdl vivado 2015-11-02

---

1зной

1ответ

Использование режима Zynq в режиме AMP (асимметричная множественная обработка)

Есть заметки приложения XAPP 1078 и XAPP 1079 и т. Д., Которые используют Zynq в режиме AMP. В этом примечании к применению мы используем repositry sdk_repo для настройки FSBL в автономном шаблоне. Я

xilinx vivado zynq 2015-11-17

---

1зной

1ответ

petalinux issue reset to logic on zynq

Я разрабатываю систему на чипе Zynq, используя Petalinux. Одна вещь, которая осталась для меня загадкой, - это средство для сброса логической стороны чипа из петалинуса. В Vivado, когда добавляется пе

linux logic reset vivado 2015-11-25

---

1зной

1ответ

simple axi lite slave application

Я использую Vivado 2015.3 и плату Zybo, и я пытаюсь реализовать очень простой AXI lite IP, который получает символ из PS и отправляет обратно то же значение +1. Я просто переключился с planahead, на к

vhdl vivado zynq 2015-12-08

---

0зной

1ответ

Почему мы используем REG в FGPA/VHDL/VIVADO?

Я программирую с vivado Xilinx в verilog. мне было интересно, почему для некоторых выходов, которые мы используем reg Например reg [3:0] encoder_output мы используем это потому, что наш 16 до 4 датчик

verilog xilinx vivado 2015-11-02

---

0зной

1ответ

Синтез кода не выполняется без критических предупреждений или ошибок?

Мой следующий модуль vhdl будет синтезироваться, если я закомментирую второй блок процесса, но если я попытаюсь использовать их оба, синтез завершится неудачей без каких-либо критических предупреждени

vhdl fpga synthesis vivado 2015-11-05

---