vivado

0зной

1ответ

NEXYS 4: Сигнал, исчезающий по всему проводу в переносе порта

Я пытаюсь сделать секундомер, способный считать от 0: 00,0 до 9: 99,9 с точностью (1/10) второй. Мой секундомер работает, предоставляя каждой цифре свой собственный двоичный счетчик (предоставляемый I

port verilog instantiation vivado 2015-06-26

---

1зной

2ответ

Могу ли я скомпилировать код C, который я пишу в Vivado HLS, используя компилятор gcc?

Я разрабатывал дизайн на основе C для кого-то, использующего Vivado HLS 2015.1. Эта конструкция использует произвольные типы данных точности, включенные в «ap_cint.h». Я хотел знать, могу ли я скомпил

c gcc xilinx vivado vivado-hls 2015-07-02

---

-3зной

1ответ

FPGA: Предупреждение о часах без пользователя

Я работаю с Artix 7 (xc7a15tftg256) в Vivado. В этом проекте отображается одно предупреждающее сообщение. [Сила 33-232] В дизайне не было найдено никаких часовых поясов! Я использую MRCC булавку для с

vhdl clock vivado 2015-05-15

---

-2зной

1ответ

Ошибка моделирования vivado: была обнаружена фатальная ошибка времени выполнения. Моделирование не может продолжать

У меня есть следующее сообщение об ошибке при попытке запустить моделирование с vivado: A fatal run-time error was detected. Simulation cannot continue. Любая идея о типе ошибки? Ниже мой тестбенча: l

vhdl xilinx vivado 2015-07-13

---

1зной

1ответ

Конкатенированный вектор усекается в синтезе

При попытке объединить 32-битный вектор с плавающей запятой для линейного сдвига сдвига функции все идет хорошо в поведенческом моделировании. Однако в постсинтезе сеть «random_float» была усечена до

verilog fpga system-verilog vivado 2015-07-16

---

0зной

1ответ

Конечный автомат в vhdl

Для проекта я делаю мультиплексор PWM, но не преуспел с моим FSM. Когда я получаю прерывание PWM_INT, счетчик должен увеличивать или идти до 0, если max достигнут. Счетчик зависит от состояния FSM. Эт

vhdl fsm vivado 2015-05-28

---

-2зной

1ответ

Vhdl Test Bench Неизвестная ошибка синтаксиса

Я пытаюсь написать testbench, но Vivado сообщает мне, что у меня есть синтаксическая ошибка на определенной строке. Я не могу понять, что я сделал неправильно. Может кто-нибудь помочь. Вот мой Т.Б. ко

testing syntax vhdl vivado 2015-05-28

---

3зной

1ответ

Я не могу заставить IP-адрес uillite Xilinx работать

Я пытаюсь использовать Xilinx uartlite 2.0 IP с интерфейсом AXI4-lite для передачи байта без процессора для микроблогов. К сожалению, все сигналы готовности остаются низкими после того, как я установи

vhdl verilog fpga xilinx vivado 2015-06-06

---

-1зной

1ответ

VHDL: Внутренний сигнал в компоненте не активирован

Я новичок в VHDL. У меня есть эта сущность (укороченный): entity foo is port (CLK : in std_logic; out_A : out std_logic; ); end foo; architecture Structure of foo is componen

vhdl vivado 2015-06-10

---