hdl

-1зной

1ответ

Множитель 4-бит с verilog с использованием только полных сумматоров

Я пытаюсь написать часть стенда, но я не знаю, как это сделать. В принципе, я хочу проверить 0x10 или 5x5. Я не знаю, что у меня есть право. вот фото, чтобы дать вам некоторое представление о том, что

verilog xilinx hdl test-bench 2016-01-19

---

-1зной

1ответ

Verilog Арбитра схема не производит ожидаемого выхода

я модуль арбитром настройки следующим образом: // Code your design here module arbiter#(parameter WIDTH=3)( input clk,rst, input [WIDTH-1:0] in, output reg [WIDTH-1:0] out );

verilog hdl test-bench 2016-01-26

---

1зной

1ответ

Арифметика с фиксированной точкой в ​​долото HDL

Существуют ли библиотеки фиксированных точек в долото HDL, которые могут использоваться для выполнения основных арифметических операций, таких как добавление, вычитание, умножение и деление?

scala hdl fixed-point chisel 2016-02-06

---

0зной

1ответ

Подсчет частоты входа на Basys2

Я написал этот код, чтобы получить частоту ввода на семисегментном дисплее. Это только на ранних этапах, поэтому я использовал только одну цифру для отображения. Я беру ввод через генератор сигналов и

verilog hdl 2015-12-19

---

-1зной

1ответ

Назначение блокировки Verilog не блокируется

У меня проблема с назначением блокировки Verilog, в моделировании кажется, что он не блокирует. Espessialy во втором всегда @ блоке. Мне нужно сначала «1» только для 1-го блока (тактовый цикл?), Но он

verilog system-verilog hdl 2016-02-11

---

0зной

1ответ

Обозначение Y ← AB в диаграммах ASM

Я физик, пытающийся справиться с системным верилогом и пытаюсь понять диаграммы ASM, я думаю, что мне нужно с ними справиться, но некоторые из обозначений являются загадкой для я все еще и у меня проб

system-verilog hdl 2015-12-23

---

0зной

2ответ

Каковы параметры N и M в генераторе скорости передачи данных?

Я пытаюсь понять, как UART для RS232 работает в HDL. Он использует генератор скорости в бодах, который генерирует конкретную скорость передачи, которую вы хотите, не так ли? как 9600, 115200, ... Это

verilog fpga hdl baud-rate 2016-02-16

---

-1зной

2ответ

SystemVerilog Task in Fork

Я выполняю кусок кода, написанный кем-то другим, и он работает, но я не понимаю, что происходит! initial begin: running_test fork task1(); task2(); join task3(); end

verilog system-verilog hdl 2016-02-17

---

-1зной

3ответ

systemVerilog Nested Fork

Я натолкнулся на код, написанный кем-то еще, и я просто не понимаю, как это работает? // Task A task sub_run_a(); while ($time < 50us) begin #1us; $display("sub_run_a(): ping at time %

verilog system-verilog hdl 2016-02-17

---