hdl

0зной

1ответ

Интерфейс VGA с плате FPGA Virtex-5

Мне нужно подключить экран VGA к плате FPGA Virtex-5, чтобы отобразить изображение. Я знаю, как подключить VGA со стартовой панелью Spartan-3E. Но я не знаю, как это сделать с Virtex-5.

image-processing fpga hdl virtex 2015-11-16

---

0зной

2ответ

Проблемы с моим Verilog Simulation -x's и z в сигналах

У меня есть проект, в котором я должен реализовать процессор списка, который вычисляет квадрат нормы комплексного вектора. EDITED: Мой код компилируется, и симуляция работает, и я исправил все соедине

verilog hardware simulation hdl 2015-12-06

---

2зной

1ответ

Независимые часы Nexys 4, синхронизирующие с течением времени

Мы разрабатываем программу, которая требует синхронизированных часов на двух устройствах для измерения времени полета ультразвуковых сигналов. Проблема в том, что когда мы синтезируем программу и пров

verilog hardware hdl 2015-12-06

---

0зной

1ответ

Операторы Verilog if-else

Я пытаюсь написать модуль для остановки секундомера BCD. когда я проверяю синтаксис, я получаю ошибки: ERROR:HDLCompilers:26 - "../counter.v" line 24 expecting 'end', found 'else' ERROR:HDLCompilers:

if-statement verilog hdl 2015-12-10

---

0зной

1ответ

Как я могу создать «тик» внутри процесса в VHDL?

Я пишу указанный компонент UART в VHDL. send: process(send_start) variable bit_index : integer range 0 to 2 := 0; begin if (falling_edge(send_start)) then if (start = '0' and transcei

vhdl fpga hdl 2015-12-11

---