modelsim

2зной

1ответ

Как объединить строки с целым числом в отчете?

У меня возникли проблемы с получением следующего утверждения отчета работы: report "ERROR: instruction address '" & CONV_INTEGER(a(7 downto 2)) & "' out of memory range." severity failure; Где a име

vhdl modelsim altera quartus 2015-04-16

---

2зной

1ответ

Почему я не могу вызвать функцию в объявлении константы, которая определена в том же пакете в ModelSim?

У меня есть пакет VHDL, который определяет функцию (forward declaration) и константу. Значение константы вычисляется с помощью этой функции, тело которой находится в корпусе пакета. На данный момент M

vhdl modelsim 2015-04-21

---

0зной

1ответ

Свертка сигналов с использованием VHDL

Я работаю над реализацией операции свертки с использованием VHDL в MultiSim Student PE Edition. Следующий код компилируется успешно, однако, когда я нажимаю Смоделировать я получаю следующее сообщение

signals signal-processing vhdl modelsim 2015-04-26

---

-2зной

1ответ

Умножение двух 32-битных чисел с использованием 32-битного переноса вперед в ожидании сумматора

Я попытался написать код в Verilog, чтобы умножить два 32-битных двоичных числа, используя 32-разрядный перенос, ожидающий вперед сумматор, но моя программа не скомпилирована. the generate if conditio

verilog modelsim 2015-04-26

---

1зной

1ответ

Могут ли сигналы сигнала использоваться вместо значений жесткого кодирования несколько раз?

Я студент, изучающий VHDL и имеющий довольно простой вопрос. Я читал, что назначения сигналов не выполняются немедленно. Таким образом, следующий не будет работать, как ожидалось: x <= y; z <= not x;

vhdl fpga modelsim quartus 2015-04-26

---

2зной

2ответ

Как передавать сигналы STD_LOGIC на объект с сигналами STD_LOGIC_VECTOR?

Я работаю над школьным проектом и имею следующий триггер объект: -- define the width-bit flip flop entity entity flopr is generic (width: integer); port (clk, reset: in STD_LOGIC; d:

vhdl modelsim quartus 2015-04-26

---

0зной

1ответ

общий сумматор «архитектура вывода»: ошибка моделирования

Итак, я должен создать общий N-разрядный сумматор с переносом и выполнением. я сделал две полностью рабочие архитектуры до сих пор, один с помощью функции генерации и один, используя описание РТЛ след

vhdl xilinx modelsim inference 2015-05-03

---