modelsim

-2зной

4ответ

Ошибка: не может преобразовать 'bool' в 'svLogic *' при назначении

Мы работаем над системными Verilog DPI-вызовами. При составлении файла C++ мы получаем ошибки, как это: error: cannot convert 'bool' to 'svLogic*' in assignment Здесь svLogic есть 4-переменное состоян

c++ gcc system-verilog modelsim system-verilog-dpi 2015-06-02

---

0зной

1ответ

VHDL, назначение параллельного сигнала неверно на FPGA, но прямо в Modelsim

Я изменяю множитель, и у меня возникают проблемы с его запуском на FPGA. В Modelsim симуляция правильна. У меня есть следующее, что дает неправильный результат на FPGA: Вне заявления процесса, у меня

signals vhdl fpga modelsim 2015-06-09

---

0зной

1ответ

Моделирование Verilog x на выходе

У меня есть некоторые проблемы verilog и не может решить проблему. Пробовал разные изменения, но до сих пор нет решения. Код: module Perpetual_Calender(); reg [3:0] year[277:0]; //14 different calen

verilog simulation hdl modelsim 2015-06-13

---

0зной

1ответ

VHDL, используя два компонента из второго файла

У меня проблема с кодом VHDL, я использую mypackage.VHD, который содержит все мои компоненты. Итак, здесь я добавил USE WORK.mypackage.ALL; для использования необходимых компонентов для этой части. Эт

components vhdl modelsim 2015-06-14

---

0зной

1ответ

vhdl пакет сигналов modelsim wlf

Я использую моделирование командной строки Modelsim &, производя WLF всех сигналов. Язык - VHDL. Проблема в том, что у меня много сигналов, определенных в пакете VHDL, но эти сигналы недоступны в WLF

vhdl modelsim vlsi 2015-06-18

---

0зной

1ответ

VHDL Initialize std_logic

Я пишу последовательный счетчик, который состоит из серии компонентов с одним счетчиком, которые используют компоненты D-flip-flop. В пределах одного счетчика мне нужно начинать с начального значения

vhdl modelsim 2015-05-09

---