modelsim

0зной

1ответ

Не удалось разбить вектор в VHDL

Я не могу обновить reg_1 и reg_2 векторы, разделив reg_mem? Это мой код в VHDL, который я написал в MODELSIM: В другой программе я попытался разделить другой вектор на две части и сохранить их в двух

vhdl modelsim 2015-09-28

---

-1зной

2ответ

Modelsim время падения/нарастающий фронт

Есть ли способ определить (в моделях) время, в течение которого сигнал должен идти от низкого (возрастающего)/высокого-низкого (падающего) края. Например, для моделирования более сложных я хотел бы оп

vhdl modelsim 2015-10-01

---

2зной

2ответ

VHDL код моделирования

Я пытаюсь моделировать следующий код: entity schal is port (SW : in bit_vector(7 downto 0); LED : out bit_vector(7 downto 0)); end schal; architecture BEHAVIOUR of schal is begin INOUT_PR

vhdl modelsim 2015-10-02

---

0зной

1ответ

Нерешенные ссылка на «память»

Я пытаюсь добавить файл MIF в Test benh, и я получаю ERROR-х здесь я использую ModelSim тренажер и я получаю сообщение об ошибке, как нерешенным ССЫЛКА НА Memeory Неверный выход или входное порт для п

verilog modelsim 2015-10-05

---

-3зной

1ответ

VHDL Счетчик ошибок (Vcom-1576)

ребята им пытаются закодировать простой счетчик в VHDL, но я всегда получаю эту ошибку: Error: C:/Users/usrname/dir1/dir2/dir3/counter.vhd(22): near "rising_edge": (vcom-1576) expecting == or '+' or '

vhdl counter modelsim 2015-10-13

---

0зной

1ответ

Использование $ writememh in for loop

Можно ли использовать цикл $ writememh in for? Я также пытаюсь записать файл из разных воспоминаний. И я получаю предупреждение: "Warning: More indices than needed". У меня есть googled, но об этом пр

verilog hdl modelsim 2015-08-26

---