verilog

1зной

1ответ

Что означает, что VCS столкнулся с неаменованными блоками генерации?

Мой код: generate if(some_condition) begin assign A=~AB; end else begin assign A=AB; end endgenerate Я получаю ошибку о том, VCS столкнулось неназванным генерировать блоки. И это указы

0зной

2ответ

любых доступных исходников для FPGA?

Я новичок в FPGA, и мне было интересно, есть ли какой-либо источник доступных проектов для типичных алгоритмов. более конкретно Я ищу векторный калькулятор расстояния между материалами или вещи, такие

0зной

1ответ

Как использовать $ display без начальных или всегда блоков

Я пытаюсь отладить модуль Verilog, который не использует начальные или всегда с помощью операторов отображения $. Однако они кажутся незаконными вне исходных или всегда блоков. Почему это? Каковы мои

21зной

3ответ

В чем разница между == и === в Verilog?

В чем разница между: if (dataoutput[7:0] == 8'bx) begin и if (dataoutput[7:0] === 8'bx) begin dataoutput = 52'bx После выполнения, второй дает 1, но первый дает 0. Почему? (0 или 1 является резуль

1зной

1ответ

Какова наилучшая практика использования make с симуляторами Verilog и кодом VPI

Я пошел на какой-то разумный этап с моим первым проектом VPI, который предназначен для помощи в разработке цифрового фильтра. На данный момент я работал с Icarus, хотя Я бы тоже хотел проверить Verila

0зной

1ответ

verilog basic compiler error

Я tring, чтобы скомпилировать программу в verilog, но есть основная ошибка. Я не могу понять, что. Первый модуль: module inst_line_buf (from_LS,clk,fetch_ctrl,dec_ctrl,hmic_ctrl,branch_ctrl,to_if1,to_

4зной

5ответ

Verilog Всегда блокировать с использованием (*) символа

У меня есть простой вопрос о том, как писать всегда блок в модуле verilog. Если у меня есть следующие входы в моем Verilog модуль: input [31:0] PCplus4 ; // Value of PC + 4 input [31:0] A; // Va