verilog

0зной

1ответ

ascii-hex conversion in verilog

Я искал функцию Verilog для преобразования входных строк ASCII в шестнадцатеричный вывод. Я не уверен, смогу ли я сделать это на C и клуб с Verilog. До сих пор я был в состоянии напечатать ввод ASCII

c ascii hex verilog 2010-11-09

---

6зной

3ответ

Как подписать расширение в Verilog

Я работаю над простым расширителем знака в Verilog для процессора, который я создаю для компьютерной архитектуры. Вот что у меня до сих пор: [EDIT: Изменены оператор выбора немного] `timescale 1ns/1ps

verilog vlsi 2010-11-14

---

5зной

1ответ

BCD Adder в Verilog

Я пытаюсь написать BCD Adder в Verilog, но у меня возникают проблемы с одним из модулей. В частности, сумматор, который принимает две цифры BCD и добавляет их. Итак, идея состоит в том, что сумма двух

sum verilog hdl bcd 2010-11-14

---

0зной

2ответ

DCM в Xilinx 10.1

Как я могу генерировать разные часы в DCM? Предположим, я хочу 20mhz, 24mhz, 28mhz, 32mhz, часы одновременно, используя единое цифровое ядро ​​таймера ip core в xilinx 10.1.

verilog 2010-08-23

---

8зной

6ответ

Совместное использование констант в языках

У меня есть длинный список констант, к которым мне нужен доступ в нескольких проектах, которые находятся на разных языках (Verilog, C, C++ и C#). Вместо того, чтобы повторять их на каждом языке, есть

c# c++ c constants verilog 2010-08-23

---

6зной

3ответ

Назначить целое число регистру в Verilog

У меня проблемы с этим кодом Verilog. В принципе, это не позволит мне сделать заявление Y = 3'di. В принципе, я хочу Y равным i. Я уверен, что проблема заключается в i. Итак, есть ли способ сделать эт

verilog 2010-10-17

---

1зной

3ответ

не может иметь смысл ошибки в системе Verilog

Я попытался скомпилировать код module counter( input clk, input upSignal, input downSignal, output [7:0] count ); always_ff @(posedge clk) begin if (upSignal)

verilog system-verilog 2010-10-25

---

2зной

1ответ

Как реализовать синтезируемый DPLL в Verilog?

Есть ли какой-либо прямой способ реализовать всю цифровую фазовую блокировку в синтезируемом Verilog? Все (включая ГУН) следует синтезировать. Сигналы, которые я хочу заблокировать, составляют ~ 0,1-1

verilog fpga 2010-10-26

---