verilog

3зной

1ответ

Как определить модуль с параметром в Verilog?

Я хочу определить модуль add, который имеет параметр, но мое объявление нового экземпляра не проходит хорошо. Я хочу, чтобы определить экземпляр этого модуля: module add #(parameter wd=1) (input wire

verilog 2011-12-29

---

1зной

2ответ

Folding/Идентификация текущего блока ifdef в Verilog-коде с использованием emacs

Моя работа вызывает просмотр длинных кодов verilog, включающих блоки ifdef. Мой главный редактор - emacs. Ниже приведен типичный пример: module Foo( ... ... ); // Inputs, Outputs ... `ifdef CON

emacs elisp verilog emacs23 2012-01-03

---

1зной

2ответ

Как поставить счетчик на 2 секунды в петлю цикла

Я хочу иметь счетчик в 2 сек в моей петле цикла, чтобы между каждой итерацией пробел составлял 2 секунды. Я пытаюсь иметь сдвигающийся светодиодный дисплей Код: parameter n =10; integer i; [email p

vhdl verilog 2012-01-16

---

9зной

2ответ

Разница между @ (posedge Clk); a <= 1'b1; и @ (posedge Clk) a <= 1'b1;

Есть ли разница между @(posedge Clk); a<= 1'b1; и @(posedge Clk) a<= 1'b1; Обратите внимание на точку с запятой после CLK. Когда я просматривал тестовый стенд, я сталкивался с подобными

verilog system-verilog 2012-01-18

---

1зной

3ответ

Всегда блокировать игнорирование

Как часть более крупной программы, я хотел бы активировать зеленые светодиоды по одному на моей плате DE2 в порядке (от 0 до 8), когда я нажимаю KEY [1]. Они должны отключать по одному в обратном поря

verilog 2012-01-19

---

0зной

2ответ

Ошибка компиляции Verilog: неожиданный '[', ожидающий "IDENTIFIER" или "TYPE_IDENTIFIER" или '#' или '('

Я хочу создать простой множитель с конструкцией generate и двумерной памятью. Но я не могу скомпилировать следующий Verilog код. Может кто-нибудь дать некоторые подсказки, пожалуйста? module classic_m

verilog 2012-01-22

---

1зной

1ответ

VHDL конвертировать в verilog

Я бы хотел преобразовать следующий код VHDL в Verilog. Но я столкнулся с некоторыми проблемами, как я упоминал здесь compilation error. Может ли кто-нибудь дать мне несколько советов о том, как правил

vhdl verilog 2012-01-22

---

1зной

6ответ

Присвоить ASCII символов проволоки в Verilog

Я понимаю, что вы можете объявить строку в испытательном стенде Verilog следующим образом: reg [8*14:1] string_value; initial string_value = "Hello, World!"; Затем я могу сделать что-то с это

string ascii verilog system-verilog 2012-01-27

---