verilog

2зной

5ответ

Как убедиться, что аппаратное обеспечение, сгенерированное в FPGA, является правильным для данной части кода?

Мне задали этот вопрос в интервью. Интервьюер задал вопрос: «Предположим, вы написали код для генерации часов в 250 МГц в Verilog и синтезировали его. Теперь как вы убедитесь, что сгенерированное обор

verilog fpga synthesis 2016-12-30

---

-2зной

1ответ

модуль внутри, если в verilog

Я не так много в verilog Я пытаюсь вызвать модуль внутри, если оператор Я не могу найти ответ в google или я не понимаю, что мне делать с МОЙ кОД мой код полный сумматор дополнение я нужна IF, потому

if-statement verilog 2016-12-30

---

-1зной

1ответ

Как отображать текст в формах осциллограмм в моделях

У меня есть реестр сигналов [1: 0] BRESP соответствует 4 строковым значениям: okay, exokay, slverr, decerr. Как отображать эти значения в форме сигнала в сигнале BRESP?

verilog modelsim waveform 2017-01-01

---

-3зной

1ответ

Как сделать массив в «Verilog» (код внутри)

Я хочу сделать массив с именем «а» и заполнить его с любыми двоичными числами и это 1-D массив мой код должен делать, как ЕО в трудоемкости (магазин слово) «м» значение, которое я хочу сохранить его в

arrays verilog iverilog 2017-01-01

---

1зной

2ответ

Как удалить тактовый сигнал на верхнем модуле chisel3?

У меня есть мигающий светодиодный дизайн, который использует дифференциальный тактовый вход (комплект xilinx AC701). Чтобы создать экземпляр Xilinx дифференциального буфера я использую BlackBox, как о

verilog xilinx chisel 2017-01-02

---

-1зной

1ответ

Как выполнить разделение двух значений Q15 в Verilog, используя команду '/' (деление)?

Как операция разделения (/) стоит дорого в случае FPGA? Возможно ли выполнить разделение двух чисел формата Q15 (16-битное число с фиксированной точкой) с базовыми операциями смены? Может ли кто-нибуд

format verilog fixed-point 2017-01-02

---