verilog

1зной

1ответ

Verilog: назначить взвешенную сумму параметризованного длины

Я пытаюсь осуществить линейный регистр сдвига обратной связи с параметризованной шириной и коэффициентами: // ... parameter width = 16; parameter [width-1:0] coeff = 16'b1110101100110110; /

verilog lfsr 2017-01-30

---

2зной

1ответ

8-битный компаратор с 4-битным компаратором - неопределенные выходы

У меня есть следующий код, который правильно сравнивает числа, когда они равны или больше друг друга. Однако он не генерирует меньше, чем выход. Он всегда выскакивает как неопределенный. Что мне здесь

undefined verilog comparator test-bench 2017-01-30

---

0зной

1ответ

Назначить первый регистр нулю и не писать

Я новичок в Verilog, пытаясь создать файл регистра, который содержит 32-битные регистры. Я могу правильно писать и читать все, однако первый регистр (назовем его как R0), который находится по адресу 5

verilog cpu-registers test-bench 2017-01-30

---

3зной

2ответ

Синтез глобального экземпляра экземпляра

Я не мог найти никаких вопросов, связанных с этим, но возможно, что я просто не знаю, что искать. При использовании инструмента синтеза (скажем, Synplify, если вам нужен конкретный инструмент, но было

vhdl verilog hdl synthesis 2017-02-01

---