verilog

-1зной

4ответ

Отрицательное число в verilog с использованием дополнения 2

У меня есть число «A», которое имеет ширину 16 бит и представлено в дополнении 2. Как получить «-A» в verilog?

verilog 2017-01-22

---

2зной

1ответ

Как отобразить часы ворота в технической библиотеке ячейки

У меня есть следующие часы ворот в конструкции: module my_clkgate(clko, clki, ena); // Clock gating latch triggered on the rising clki edge input clki; input ena; output clko;

verilog yosys 2017-01-23

---

1зной

1ответ

Verilog: 1-битный полный сумматор не будет работать на FPGA

Принимая детские шаги с Verilog и Xilinx ISE Webpack, мигающий это на Mimas V2 Spartan 6, не дает выхода при нажатии любых переключателей, может ли кто-нибудь увидеть, что мне не хватает ? module OneB

verilog fpga spartan 2017-01-26

---

0зной

1ответ

моделирование чувствительного уровня положительного уровня

Я читаю чей-то верилогический код. Он закодировал защелку следующим образом. input f; reg fd; always @(f) fd <= f; Поскольку это защелка, я задаюсь вопросом, чувствителен ли он к уровню + ve

verilog hardware nonblocking 2017-01-27

---

0зной

1ответ

Verilog - Конкатенация нескольких определяет в одном определении

Я ищу способ конкатенировать несколько операторов define statements into a single, чтобы я мог использовать его в case case. В качестве примера можно указать адреса памяти, определенные в файле заголо

concatenation verilog 2017-01-27

---