verilog

1зной

2ответ

Логика за кодом Verilog

input x; input y; input[10:0] z; wire a; assign a = x & y & (|z); Я ищу код и не понимаю, что делает строка на назначении. Объяснение относительно того, что означает эта линия, будет оценено!

verilog 2017-01-11

---

0зной

1ответ

Задание времени нарастания и падения для часов

Я пытаюсь имитировать D-Flip Flop для метастабильности. Благодаря идеальной генерации часов в Xilinx ISE и Vivado я не вижу явления метастабильности. Мне нужно указать часы с временем нарастания и пад

verilog xilinx-ise vivado 2017-01-15

---

-1зной

1ответ

Error (10663): Verilog HDL Порт Ошибка соединения при DSD_Project.v (34): выход или INOUT порт "хит" должен быть подключен к структурному чистой экспрессии

module DSD_Project(flag0, flag1, hit0, hit1,room_counter,someone_inRoom,someone_Spying,hit0_LED, hit1_LED,echo0_LED, echo1_LED, anti_theft_output,reset_Antitheft_output,echo0, echo1, CLOCK_50,anti_the

verilog hdl 2017-01-15

---

2зной

1ответ

Verilog: ждать модульной логической оценки всегда в блоке

Я хочу использовать вывод другого модуля внутри всегда блока. В настоящее время единственным способом сделать этот код является добавление # 1 после назначения pi_in, чтобы прошло достаточно времени,

verilog hdl hardware-design 2017-01-16

---

1зной

1ответ

алгоритм обнаружения устройства PCIe псевдокод

У меня есть модель PCIe, написанная в System Verilog, хотя я думаю, что этот вопрос является агностиком языка. Модель выполняет чтение и запись конфигурации PCIe, а память отлично читает и пишет в сим

verilog system-verilog pci pci-e 2017-01-18

---

-1зной

1ответ

Почему это не означает, что true в Verilog?

для следующего фрагмента кода в Verilog //////////////////////////// reg[0:7] fat[0:511]= {'hF8, 'hFF, 'hFF , 'hFF , 'hFF , 'hFF , 'hFF , 'hFF , hFF , 'hFF , 'h06 , 'h00 , 'h07 , 'h00 , 'h08 ...); /

verilog 2017-01-19

---