xilinx-ise

0зной

2ответ

делает после того, как [некоторая задержка во втором] заявлении обеспечивает задержку только в моделировании или в реальной синтезированной модели для загрузки в fpga в VHDL?

Мы используем после [некоторой задержки] инструкцию для обеспечения задержки и что мы можем анализировать в симуляции. Но когда мы будем загружать эту модель в FPGA, так что на самом деле аппаратное о

vhdl fpga xilinx xilinx-ise 2016-08-25

---

1зной

1ответ

Каковы условия, когда 2D-память, созданная в Verilog, сопоставляется с BRAM ISE?

При поиске на нескольких форумах я не нашел исчерпывающего ответа. Я хотел бы понять, когда [PARAM1:0] ram [PARAM2:0] выводится как блок RAM с помощью синтезатора ISE, а когда нет?

verilog xilinx-ise 2016-07-17

---

1зной

1ответ

PAD символ "г <3>" имеет неопределенный IOSTANDARD - Verilog

я писал Бут код Multiplier в Verilog. Я получаю следующие ошибки. PAD symbol "r<3>" has an undefined IOSTANDARD PAD symbol "r<3>" is not constrained (LOC) to a specific location. Я не хочу тестиров

verilog xilinx-ise 2016-04-11

---

0зной

1ответ

ModelSim SE 5,7: неожиданный «Z» и «X»

Получая мои ноги мокрые со старым Spartan2-Board Я пытался настроить 1-битовый полный сумматор с кодом Verilog и сопроводительную испытательный стенд, как показано ниже: module full_adder(s, cout, a,

verilog xilinx-ise 2016-04-11

---

2зной

2ответ

Вход VHDL, вызванный землей

Я новичок в VHDL. Я пытался написать код для вычитания сумматора. Одна из моих входных шин для циркуляции связана с землей после синтеза. Я использую Xilinx ISE 14.2 в Ubuntu 14.04 LTS 64 бит. library

vhdl xilinx xilinx-ise 2016-07-22

---

0зной

2ответ

Обнаружение синхронизации фронтального фронта двух разных часов

Как вы обнаруживаете синхронизацию восходящего фронта двух разных часов (разных частот) в программировании VHDL с использованием программного обеспечения Xilinx? Существует главный тактовый сигнал час

vhdl edge-detection electronics xilinx-ise 2016-06-03

---