xilinx-ise

1зной

1ответ

вложенных для циклов в verilog, что второй для цикла зависит от вывода первого цикла for

Я разрабатываю код verilog для кумулятивного метода гистограммы для медианного фильтра. он использует вложенные для циклов, что вход второго цикла цикла зависит от выхода первого цикла. проблема здесь

verilog xilinx-ise 2016-02-27

---

3зной

1ответ

Должно быть 1.001 us равным 1001 ns в VHDL?

В настоящее время я пишу тест, чтобы проверить, правильно ли синтезирован/смоделирован тип time в различных инструментах поставщика FPGA. Одним из угловых случаев является использование реальных литер

vhdl xilinx-ise quartus vivado 2016-01-11

---

0зной

1ответ

Свойство max_fanout схемы Virtex-6 не применяется

У меня есть строка 8192 (13-разрядный адрес) и 12-разрядный блок-блок. В Virtex-6 у нас есть 36kb Block Rams. Таким образом, ISE Design Suite реализует мой барабан в виде трех 36-килобайтовых BRAM с ш

performance optimization verilog xilinx-ise 2016-03-07

---

-1зной

1ответ

Ошибки об использовании буфера в проекте VHDL

Я начинаю с VHDL. Я пытаюсь реализовать простой проект, но у меня есть некоторые ошибки. Первый - это использование буферов. Это моя сущность код: entity Demultiplexer is Port (A : in STD_LOGIC;

vhdl xilinx-ise 2016-03-09

---

0зной

1ответ

Verilog: Атрибутивный способ индексирования сигнала на LHS

Я использую Xilinx, который использует XST для синтеза моего дизайна. У меня возникли проблемы, когда я пишу что-то вроде someReg[offest*index+:constant] <= someOtherReg;. Указанная ошибка: «Индекс пе

indexing verilog xilinx hdl xilinx-ise 2016-03-09

---