xilinx

0зной

2ответ

Ошибка в Verilog, кодирующая CSHM фильтра с помощью генерации Заявление о

module CSHM #(parameter data_width=8,order=4) (y,in,clk,reset_n); wire [data_width-1:0]coeff[0:order-1]; output reg signed [2*data_width-1:0]y; input clk,reset_n; input signed[data_width-1:0]in

filter compiler-errors syntax-error verilog xilinx 2016-02-25

---

0зной

1ответ

Величина регистрации дисплея Verilog на основе длины фракции

Скажем, у вас есть подписанное 32-битное число с длиной фракции 16 бит. То есть первые 16 MSB представляют собой целую часть, а остальные (16 младших разрядов) являются частью дроби. Есть ли способ в

verilog xilinx hdl fixed-point 2016-03-02

---

-4зной

1ответ

LOC ограничений Совета V2 развития Spartan Mimas для FFT v7.1

ERROR:MapLib:30 - LOC constraint D7 on xn_index<8> is invalid: No such site on the device. To bypass this error set the environment variable 'XIL_MAP_LOCWARN'. ERROR:MapLib:30 - LOC constraint F7 on x

vhdl fpga xilinx 2016-03-04

---

0зной

1ответ

Подключение плат Zynq детерминированным способом

Я пытаюсь создать кластер с платами Zynq-7010 для приложения реального времени. Один из них будет мастером, и он будет управлять восемью досками клиентов. Основная плата также будет собирать данные от

networking cluster-computing real-time xilinx zynq 2016-03-04

---

3зной

2ответ

Verilog: индекс переменной не поддерживается в сигнале

Я получаю сообщение об ошибке «Индекс не поддерживается в сигнале». Из того, что я вижу, ошибка находится в левой части неблокирующего назначения. Почему код ниже дает ошибку и есть ли способ обойти е

verilog hardware xilinx hdl 2016-03-08

---

0зной

1ответ

Verilog: Атрибутивный способ индексирования сигнала на LHS

Я использую Xilinx, который использует XST для синтеза моего дизайна. У меня возникли проблемы, когда я пишу что-то вроде someReg[offest*index+:constant] <= someOtherReg;. Указанная ошибка: «Индекс пе

indexing verilog xilinx hdl xilinx-ise 2016-03-09

---