xilinx

0зной

1ответ

Внедрение ЦАП в спартанском наборе 3e с использованием verilog

Я написал два кода для реализации ЦАП в стартовом комплекте Spartan 3E, они, похоже, отлично работают в симуляции, но когда я прикрепляю их к микросхеме и нагрузке на борту, я всегда получаю нуль стои

verilog xilinx hdl spartan dac 2016-04-15

---

0зной

1ответ

Тип осциллографа с интерфейсом FPGA PL и PS framebuffer?

Я генерирую определенный сигнал (цифровой импульс) в одном из моих модулей verilog, работающих на программируемой логике в чипе Xilinx Zynq. Сигнал довольно быстрый, с тактовой частотой около 200 МГц.

qt embedded fpga xilinx zynq 2016-06-06

---

1зной

2ответ

Выход инициализируется логикой U в моделировании в vhdl

Я использую Xilinx. В настоящее время я работаю над проектом по разработке конвейерного MIPS-процессора. Я создал файл компонента Program_Counter.vhd. Когда я имитирую его с помощью тестовой базы, выв

vhdl xilinx 2016-04-20

---

0зной

1ответ

Будет ли комбинационная схема иметь меньшую частоту работы, чем последовательная схема?

Я разработал алгоритм алгоритма SHA3 двумя способами - комбинационным и последовательным. Последовательная конструкция, которая с синхронизацией синхронизируется с датой составления проекта как Минима

fpga xilinx sequential digital flip-flop 2016-05-02

---

0зной

1ответ

Использование параметров Verilog, если в остальных случаях

Рассмотрим следующий код Verilog. parameter C_SUB_WIDTH = 2; parameter C_SUB_HEIGHT = 2; parameter BIT_DEPTH = 12; reg [5:0] single_block_width; always @ (*) begin if(BIT_DEPTH == 8) begin

verilog xilinx vivado 2016-05-07

---

0зной

1ответ

Led Counter Program (0 - 15) с различными частотами

Я хочу сделать счетчик с 4 светодиодами на плате Zybo, который считается от 0 до 15. Также я хочу, чтобы 4 кнопки платы соответствовали другой частоте для изменения светодиодов (0,5 Гц, 1 Гц, 2 Гц, 4

verilog fpga xilinx vivado zynq 2016-05-10

---

-1зной

1ответ

выход массива в Verilog

Я работаю на школьных домашних заданий, и я нахожу трудности в outputing массив со значениями 1.I использовал этот код, но тренажер продолжает заполнение бара сигнала с X integer index = 0; initial

arrays for-loop output verilog xilinx 2016-05-14

---

1зной

1ответ

Zynq7000 PS DMA «Done» Сигналы слишком скоро

TL; DR: встроенный DMA Zynq7000 PS возвращает сигнал «Готово» слишком рано. Кажется, это сигнал, как только он (я полагаю) заполнил его внутренний «MFIFO» и больше не нуждается в доступе к источнику д

xilinx zynq 2016-05-18

---