xilinx

0зной

1ответ

тестированию NTP для синхронизации времени между узлами в локальной сети

мне нужно свой опыт: У меня есть zynq доска Xilinx и настольный компьютер, которые при синхронизации своего времени с сервером NTP (роговые 3) сервер NTP является настольный компьютер, который синхрон

networking udp xilinx ntp zynq 2016-06-14

---

-3зной

3ответ

Попытка реализовать стек в Verilog. Что не так с кодом?

Я новичок в Verilog, поэтому, пожалуйста, извините всех ошибок новичка. Я пытаюсь реализовать 3-байтовый стек в verilog. Использование R_W для чтения записи (push/pop) и 2D-массива для хранения содерж

verilog fpga xilinx hdl 2016-06-20

---

0зной

1ответ

Как отобразить ширину импульса сигнала в vhdl?

Я пытаюсь реализовать этот код в программе, которая отображает ширину импульса сигнала на семисегментный дисплей на плате basys2, но когда я загружаю код на плату, он просто отображает «0001», я выясн

width signals vhdl xilinx pulse 2016-06-21

---

0зной

1ответ

Каковы различные конструкции, которые можно использовать для выхода из «всегда» блока в Verilog?

Например, в этой теме - How to NOT use while() loops in verilog (for synthesis)?, Брайан Карлтон упоминает, что вместо использования циклов for и while в Verilog следует использовать цикл always. Мне

verilog fpga xilinx 2016-06-26

---

0зной

2ответ

Как правильно использовать блоки `always`?

Ниже приведен фрагмент кода, который я написал в verilog для XST. Журнал заполнен ошибками. Как исправить код? Как и где я использую [email protected]() и @() блоков? Где я могу использовать блокирующ

verilog fpga xilinx 2016-07-04

---

3зной

2ответ

Как увидеть содержимое таблицы поиска

Представьте, что у нас есть простой код для fpga, я хочу знать, есть ли способ просмотреть содержимое конкретной таблицы lookUp после синтеза, на самом деле, данные, которые будут записаны в SRAM modu

fpga xilinx vivado 2016-07-06

---