system-verilog

0зной

1ответ

Почему результат Q есть X?

Я использую Xilinx 14.7 для тестового моделирования. Этот код является обычным из моей японской книги Verilog. * Извините, если мой английский недостаточно хорош. * Помогите мне пожалуйста Verilog код

verilog simulation system-verilog xilinx hdl 2016-08-22

---

1зной

1ответ

создание тестового стенда для шины AXI

У меня есть тестовый стенд для моего проекта, который содержит шину AXI. Я начинаю писать интерфейс и транзакцию для записи и чтения. Я прочитал следующий блог: http://blog.verificationgentleman.com/2

system-verilog verification uvm 2016-08-23

---

0зной

1ответ

Случайная маска WIDTH в SystemVerilog

Я пытаюсь создать случайную ширину битовой маски. У меня есть массив из 256 бит, и каждые 32 бита соответствуют каналу (всего 8 каналов). Мне нужно, чтобы создать маску, которая может случайным образо

system-verilog 2016-08-24

---

0зной

1ответ

Сравнение параллельного массива SVA

Я новичок в systemverilog и SVA, и я пытаюсь создать утверждение для генератора prbs, сравнивая любой заданный массив (logic [6:0]) с тем же массивом 127 тактов. Проблема в том, что операторы, которые

system-verilog system-verilog-assertions 2016-08-25

---

2зной

1ответ

Почему использование НЕ с имплозией - плохая идея в SVA?

В SystemVerilog Assertions (СВА), почему с помощью: not (a |-> b) плохая идея? Это связано с нечетным аспектом успеха импликации (т. Е. Когда a не соответствует действительности)?

system-verilog system-verilog-assertions 2016-08-27

---

0зной

2ответ

Связать утверждение экземпляра модуля с помощью сгенерировать

Я пытаюсь связать свои утверждения для экземпляров модуля, сгенерированных с помощью , сгенерировать для statment. Ниже мое привязывать заявление в моем привязки модуля Assert: `define NUM_BLKS 4; ge

verilog system-verilog rtl 2016-08-29

---