vivado

1зной

1ответ

Скомпилировать библиотеки Vivado, созданные через IP, в «<proj> .ip_user_files» для ModelSim на Win7

спасибо за чтение моего вопроса. Если я генерировать компонент с "IP Каталоге" в Vivado (2016.2), Vivado создает следующую папку (ы) в моем проекте (я сгенерировал счетчик для этого примера): <proj>/i

vhdl modelsim vivado 2016-10-31

---

0зной

1ответ

Данные Vivado HLS GPIO для платы Zybo

Я создаю собственное ядро ​​IP в Vivado HLS для работы с системой обработки изображений/видео, которая работает во встроенном Linux на плате Zybo. Ядро принимает данные изображения/видео в потоке пере

gpio vivado zynq vivado-hls 2016-11-02

---

0зной

1ответ

Что такое «обложка HDL верхнего уровня» в Vivado SoC?

Что такое «обложка HDL верхнего уровня» и почему нам нужно это делать в проекте SoC?

vhdl vivado soc 2016-12-22

---

0зной

1ответ

Использование цикла For всегда в блоке

Я пишу код Verilog для вычисления количества цифр в десятичном разряде. В приведенном ниже коде я инициализировал значение c, равное a. Я смог правильно получить результаты моделирования, но не смог с

verilog fpga vivado 2016-11-09

---

0зной

2ответ

Уменьшение 128-кратного Xorshift. - PRNG in vhdl

Я пытаюсь выяснить способ генерации случайных значений (случайное случайное выполнение) в vhdl с использованием vivado (что означает, что я не могу использовать библиотеку math_real). Эти случайные зн

random vhdl vivado 2016-12-29

---

0зной

1ответ

Ошибка кодирования VHDL «Предложение Else после проверки на часы не поддерживается»

Я пытаюсь создать счетчик, который отправляет сигнал переноса после каждых 64 тактов. Когда я пытаюсь синтезировать код, показанный ниже, (в Vivado), я получаю следующую ошибку: Предложение Else после

if-statement vhdl vivado 2016-11-22

---

0зной

1ответ

Здание AXI4-Stream (VHDL) вокруг ядра Verilog. Не удалось разрешить предупреждения

пытается создать IP-блок AXI4-Stream из ядра шифрования chacha. Моя обертка AXI4-Stream находится в VHDL, а ядро ​​chacha находится в Verilog. Ядро chacha можно найти в секциях github. Я много оглядел

vhdl verilog vivado 2016-11-28

---