verilog

-1зной

1ответ

генерация случайных одинаковых чисел в verilog issue

Я пытаюсь создать случайные числа в verilog в verilog. Но проблема в том, что когда я повторно запускаю симуляцию, это случайное значение фиксировано. , поэтому предыдущее значение моделирования и тек

verilog 2017-02-09

---

0зной

1ответ

unpacked union in systemverilog

typedef union { logic [1: 0] c3; бит [3: 0] a3; байт b3; } pack3; pack3 p3; В соответствии с LRM, инициализация по умолчанию в соответствии с первым членом Союза т.е. логики в приведенном выше примере

verilog union system-verilog verification 2017-02-11

---

0зной

1ответ

System Verilog - заставляя сигнал инвертировать/флип

заставляет немного сигнал, чтобы переворачивать, используя этот метод действует? 1. task begin force higher_level.lower_level.a[1] = ~higher_level.lower_level.a[1]; end Я попытался это со смешанн

verilog system-verilog 2017-02-14

---

-1зной

1ответ

Ошибки при проверке синтаксиса

module mult(a, b, p); input [16:0] a; input [16:0] b; output p; wire [31:0] p; reg i; wire pv; wire bp; assign pv = 32'b0; assign bp = {16'b0,b} ; initial begin for (i = 0; i < 32 ; i

verilog xilinx xilinx-ise 2017-02-14

---

-1зной

1ответ

Прочность Моделирование по логическому типу данных возможно?

Моделирование прочности возможно на сетях (например, wire), но возможно ли это для переменных? (например, logic).

verilog system-verilog verification 2017-02-14

---

0зной

1ответ

Почему этот MUX с const. Входы не оптимизированы?

Это следующий вопрос к Combinatorial synthesis: Better technology mapping results. Я использую Yosys (версия 0.5+ (git sha1 f13e387, gcc 5.3.1-8ubuntu2 -O2 -fstack-protector-strong -fPIC -Os)) со след

optimization verilog synthesis constant-expression yosys 2017-02-15

---

1зной

2ответ

Как запустить функцию tcl proc с помощью verilog?

В настоящее время у меня есть несколько файлов tcl. в файлах tcl, особенно в одном tcl, я нашел ниже функцию proc в tcl. proc ahb_write {addr data {str s}} { set ahbm top.cpu_subsys ...

tcl verilog 2017-02-15

---

-1зной

1ответ

Частота множителя Монтгомери

Я разработал множитель 16 * 16 Монтгомери. В коде используется множитель 16 * 16 для выполнения трех умножений. Умножения выполняются один за другим с использованием одного и того же множителя, и резу

verilog fpga montgomery-multiplication 2017-02-16

---