verilog

-1зной

1ответ

Привет, я все еще новичок в письменном виде в системном verilog. Сегодня я столкнулся с этими ошибками. Я знаю, что это значит, но я не мог понять, где ошибка. Было бы неплохо, если бы кто-то здесь мо

0зной

1ответ

Разница между readmemb и $ fscanf в verilog

В verilog я могу найти две системные функции для чтения данных из текстового файла. Один идентификатор readmemb/readmemh, другой - fscanf. Я смущен между тем, что такое разница между ними? Могу ли я п

0зной

3ответ

Ошибка при использовании для цикла [процедурное присвоение не-регистру i не разрешено]

Я не очень опытен с Verilog. Я пытаюсь сделать RCA, используя цикл for, но я получаю ошибку при попытке синтезировать модули. Ошибка я получаю процедурный присвоение нерегистровой я не допускается //1

0зной

1ответ

одна горячая кодировка в Verilog

Я только начинаю изучать код в Verilog. Может кто-нибудь помочь мне понять, как реализовать следующий код в Verilog, используя один-горячее кодирование module Controller(b, x, clk, rst); input b, clk

1зной

1ответ

Выделение двух регистров в verilog

У меня проблема: нужно вычесть значение из регистра. Как узнать, является ли результат отрицательным или положительным? localparam num_of_clocks = 10000000; reg [23:0] DELAY; reg [23:0] COUNTER;

-4зной

1ответ

Реализация подписанного сумматора в HDL

Привет всем, Я работаю над проектом, который требует от меня использовать подписанные сумматоры. Как реализовать этот сумматор в HDL без использования арифметических операторов? (Тестовый стенд не тре

1зной

1ответ

Verilog массив векторов разного размера

У меня есть проблема, которая требует сходимости проводов поэтапно, где каждая ступень имеет пополам столько входов и выходов, что и предыдущий (думаю, похоже на поэтапные селектора). Я не хочу иметь